一、需重点关注抗电磁干扰的系统类型
以下 3 类系统因特性特殊，易受电磁干扰影响，需优先强化抗扰设计：
1. 微控制器时钟频率高、总线周期快的系统；
2. 含大功率、大电流驱动电路的系统（如产生火花的继电器、大电流开关）；
3. 包含微弱模拟信号电路及高精度 A/D 变换电路的系统。
二、提升系统抗电磁干扰能力的核心措施
（一）选用低频率微控制器
外时钟频率低的微控制器可显著降低噪声、提升抗扰性：同等频率下，方波的高频成分远多于正弦波（虽高频成分幅度低于基波，但频率越高越易成为噪声源），而微控制器产生的主要高频噪声约为时钟频率的 3 倍，低频率可从源头减少噪声产生。
（二）减小信号传输中的畸变
微控制器多采用高速 CMOS 技术，其输入阻抗高（输入电流约 1mA、输入电容约 10pF）、输出带载能力强，若将输出端通过长引线连接至高阻抗输入端，易因反射导致信号畸变、增加噪声。需遵循以下规则：
1. 当信号延迟时间（Tpd）＞器件标准延迟时间（Tr）时，需按传输线问题处理，考虑阻抗匹配；
2. 信号在 PCB 引线的传输速度约为光速的 1/3~1/2，CMOS 器件 Tr 通常为 3~18ns，引线长度最长不宜超过 25cm（25cm 引线延迟约 4~20ns），过孔数不超过 2 个；
3. 核心原则：信号在 PCB 上的传输延迟时间≤所用器件的标称延迟时间。
（三）减小信号线间的交叉干扰
当 A 点阶跃信号（上升时间 Tr）经引线 AB 传输时，会在相邻信号线 CD 上感应出干扰脉冲（D 点感应宽度为 Tr 的负脉冲，C 点感应宽度为 2Td 的正脉冲，Td 为 AB 线延迟时间），干扰强度与 di/dt、线间距相关。优化措施：
1. CMOS 数字电路抗扰性较强（叠加 100~200mV 噪声不影响工作），但模拟信号线需重点防护；
2. 采用四层板（含大面积地）或双面板（信号线反面为大面积地），通过降低信号线特性阻抗减少反射；
3. 模拟信号线（如 AB）与数字信号线（如 CD）的间距，需≥AB 线与地距离的 2~3 倍；可在模拟信号线引线两侧布局部屏蔽地。
（四）减小来自电源的噪声
电源在供电时会将噪声带入系统，电网强干扰、电池高频噪声均可能影响电路：微控制器的复位线、中断线等控制线，以及微弱模拟信号，对电源噪声尤为敏感，需通过滤波、隔离等方式阻断电源噪声传导。
（五）关注 PCB 与元器件的高频特性
高频场景下，PCB 引线、过孔、电阻、电容、接插件的分布参数不可忽略：
1. 过孔分布电容约 0.6pF，IC 封装分布电容 2~6pF；
2. 接插件分布电感 520nH，24 引脚 IC 插座分布电感 4~18nH；
3. 当引线长度＞噪声频率对应波长的 1/20 时，会产生天线效应，向外辐射噪声。这些参数在低频系统中可忽略，在高速系统中需重点考量。
（六）合理分区布置元件
元件布局需遵循 “引线最短、干扰最小” 原则：将模拟信号区、高速数字电路区、噪声源区（继电器、大电流开关）分开布置，减少各区域间的信号耦合。
（七）优化接地线设计
接地是抑制电磁干扰的核心手段，需重点处理：
1. 双面板采用 “单点接地法”：电源、地分别从两端接入 PCB，多组返回地线最终汇集到电源地接点；模拟地、数字地、大功率器件地需分开布线，但最终汇聚于同一接地点；
2. 与外部信号连接时用屏蔽电缆：高频 / 数字信号电缆两端接地，低频模拟信号电缆一端接地；
3. 对高敏感电路或强高频噪声电路，用金属罩屏蔽。
（八）合理使用去耦电容
去耦电容兼具 “蓄能” 与 “旁路高频噪声” 作用，需按场景选型布置：
1. 类型选择：陶瓷片电容、多层陶瓷电容高频特性好，可覆盖至 1GHz 高频；
2. 容量与布置：
· 每个 IC 的电源与地之间并联 0.1μF 电容（针对 10MHz 以下噪声），电源入口处加 1~10μF 电容（针对 20MHz 以上噪声）；
· 每 10 片左右 IC 加 10μF 蓄放电容，避免用电解电容（高频时表现为电感），优先选胆电容或聚碳酸酯电容；
3. 容量计算：可按 C=1/f 估算（如 10MHz 取 0.1μF，微控制器系统可选 0.01~0.1μF）。
三、降低噪声与电磁干扰的实操经验
1. 优先选用低速芯片，仅在关键位置用高速芯片；
2. 控制电路可串电阻，降低信号上下沿跳变速率；
3. 为继电器等器件提供阻尼，减少开关噪声；
4. 采用满足系统需求的最低频率时钟；
5. 时钟产生器靠近用钟器件，石英晶体振荡器外壳接地；
6. 用地线圈围时钟区，缩短时钟线长度；
7. I/O 驱动电路靠近 PCB 边缘，输入信号、高噪声区信号加滤波，串终端电阻减小反射；
8. MCU 无用端接高 / 地或定义为输出，IC 电源地端需接实，不悬空；
9. 闲置门电路输入端不悬空，闲置运放正输入端接地、负输入端接输出；
10. PCB 布线用 45° 折线替代 90° 折线，减少高频辐射与耦合；
11. 按 “频率 + 电流开关特性” 分区布线，增大噪声元件与非噪声元件间距；
12. 单 / 双面板采用单点接电源与地，加粗电源线 / 地线；条件允许时用多层板，降低电源 / 地的寄生电感；
13. 时钟、总线、片选信号远离 I/O 线与接插件；
14. 模拟电压输入线、参考电压端远离数字信号线（尤其时钟）；
15. A/D 器件的数字部分与模拟部分避免交叉，优先统一布局；
16. 时钟线垂直于 I/O 线（干扰小于平行布局），时钟元件引脚远离 I/O 电缆；
17. 缩短元件引脚、去耦电容引脚长度；
18. 关键线路加粗，两侧加保护地；高速线短而直；
19. 噪声敏感线不与大电流、高速开关线平行；
20. 石英晶体、噪声敏感器件下方不走线；
21. 弱信号 / 低频电路周围避免形成电流环路；
22. 避免信号形成环路，若无法避免则缩小环路面积；
23. 每个 IC 配一个去耦电容，电解电容旁并联高频旁路电容；
24. 用钽电容 / 聚酯电容替代电解电容作充放电储能电容，管状电容外壳接地。
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